Questões Concurso Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC

#Questão 413998 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

A etapa de síntese da malha de distribuição de relógio (CTS – clock tree synthesis) de um sistema digital deve ser feita:

A) Durante a síntese lógica.

B) Durante a simulação lógica.

C) Durante o STA (static timing analysis).

D) Após a disposição dos blocos no leiaute (placement).

E) No momento da definição da arquitetura do sistema.

#Questão 413986 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

O emprego de técnicas de projeto voltadas ao teste (DFT) pode auxiliar tanto no teste de dispositivos isolados (teste de manufatura) como no teste de um sistema composto por vários dispositivos interconectados em uma placa de circuito impresso. Neste sentido, para minimizar ou mesmo evitar o emprego de “camas de pregos” para teste e diagnóstico de falhas em sistemas eletrônicos pode-se:

A) Desenvolver testes funcionais mais elaborados que permitam exercitar todas as funcionalidades do sistema e indicar a presença de falhas.

B) Empregar dispositivos que possuam a funcionalidade de “boundary scan” (JTAG – IEEE 1149.4).

C) Testar os dispositivos eletrônicos antes de utilizá-los.

D) Empregar somente dispositivos eletrônicos de boa procedência.

E) Empregar qualquer dispositivo eletrônico.

#Questão 413988 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Dada uma memória embarcada em um sistemas em chip (SoC) organizada em 2¹⁰ palavras de 08 bits cada. Quantos ciclos, no mínimo, de leitura e escrita são necessários para detectar a presença de falhas de transição em alguma posição.

A) 3 ciclos de escrita e 2 ciclos de leitura por posição de memória.

B) 3 ciclos de escrita e 3 ciclos de leitura por posição de memória.

C) 2 ciclos de escrita e 3 ciclos de leitura por posição de memória.

D) 2 ciclos de escrita e 2 ciclos de leitura por posição de memória.

E) 4 ciclos de escrita e 3 ciclos de leitura por posição de memória.

#Questão 413993 - Engenharia Elétrica, Conceitos Básicos, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Dentro das possíveis arquiteturas para DFT afirma-se o que segue.

I. Para possibilitar o autoteste integrado (‘built-in self test’) em um sistema, é necessária a presença de um bloco de geração automática de vetores de testes e compactação do resultado de teste com o respectivo mecanismo de analise de assinatura de falha.

II. O emprego de técnicas de boundary scan (JTAG) só é possível em sistemas cuja a técnica de testabilidade é o full scan (escaneamento completo).

III. Em mecanismos de compactação da resposta baseados em Multiple-Input Signature Register (MISR), emprega-se uma topologia baseada em Linear-Feedback-Shift-Register (LSFR) que possibilita a detecção de falhas e o diagnóstico preciso das falhas existentes bem como a reconstrução dos vetores aplicados.

Podemos dizer que:

A) Apenas I é verdadeira.

B) Apenas III é verdadeira.

C) Apenas I e II verdadeira.

D) Apenas I e III verdadeira.

E) I, II e III são verdadeiras.

#Questão 413996 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

No contexto do fluxo de projeto de um circuito integrado afirma-se o que segue.

I. O resultado da síntese lógica de um sistema digital é um netlist de portas lógicas que implementa a funcionalidade modelada em HDL.

II. O emprego de linguagem HLD Verilog para modelamento de um sistema nos dá um nível de abstração dos detalhes relativos à sua implementação física.

III. Tendo o projeto passado pela análise estática de temporização (STA – static timing analysis ) e pela checagem de equivalência lógica (LEC – logic equivalence checking) durante a síntese lógica não há necessidade de repetir estes passos novamente após o leiaute.

A) Apenas I é verdadeira.

B) Apenas II é verdadeira.

C) Apenas I e II são verdadeiras.

D) Apenas I e III são verdadeira.

E) I, II e III são verdadeiras.

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