Questões Concurso Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC

#Questão 413978 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

No contexto de geração de vetores de teste para um dado sistema afirma-se o que segue.

I. A geração dos vetores de teste é independente do tipo falha, basta conhecer a função lógica que relaciona as entradas e saídas primárias do sistema.

II. Considerando um sistema digital combinacional, se todos os vetores de testes que detectam uma falha F1 também detectam a F2, pois ambas possuem a mesma função lógica de falha. Diz-se então que elas são falhas equivalentes.

III. Um circuito lógico implementa sua função lógica de forma correta sob o ponto de vista estático. Mas, em algum ponto do mesmo, pode ocorrer atraso excessivo de propagação do sinal ou lentidão na transição. A captura deste tipo de falha somente pode ser feita através de um teste “at speed” observando diretamente o sinal em questão em um osciloscópio.

A) Apenas I e II são verdadeiras.

B) Apenas II e III são verdadeiras.

C) Apenas I e III são verdadeiras.

D) Apenas a II é verdadeira.

E) Apenas a III é verdadeira.

#Questão 413985 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

No contexto de teste funcional e estrutural de um sistema afirma-se o que segue. I. O teste funcional sempre pode ser executado e é a de forma de teste que proporciona a maior cobertura de falhas em menor tempo de execução. II. O teste estrutural é destinado somente para o teste de sistemas que tenham falhado no teste funcional e necessita-se localizar o que causou a falha funcional. III. Para a elaboração de um teste estrutural são necessários o netlist das portas lógicas que implementa o circuito sob teste e o modelo das falhas que deseja-se testar. Tendo em vistas as afirmações de I a III acima, temos que:

A) Apenas a afirmação I está correta.

B) Apenas a afirmação II está correta.

C) Apenas a afirmação III está correta.

D) Apenas as afirmações II e III estão corretas.

E) Todas as afirmações estão corretas.

#Questão 413989 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

O método de medida de IDDq (corrente quiescente total) é mais indicado para diagnosticar falhas do tipo:

A) Stuck-at ‘1’.

B) Stuck-at ‘0’.

C) Excesso de atraso (delay faults).

D) Excesso de atraso em circuitos sequenciais.

E) Falha em transistor do tipo curto circuito.

#Questão 413991 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

#Questão 413994 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

No projeto de um sistema em chip (SoC), é empregado um grande número de núcleos e blocos de propriedade intelectual. Uma estratégia para lidar com a testabilidade deste tipo de sistema é:

A) Reprojetar os núcleos para unificar as interfaces de teste.

B) Utilizar o conceito de ‘wrapper’ para unificar a interface de teste externa aos núcleos de forma a criar um test access mechanism (TAM) a cada bloco hierárquico a ser testado.

C) Colocar pontos de teste para possibilitar o acesso aos núcleos utilizados.

D) Trazer para um conjunto de pinos externos a interface de teste de cada núcleo.

E) Não existe estratégia para testar este tipo de sistema.

Questões Concurso Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC

Pesquise questões de concurso nos filtros abaixo