No projeto de um sistema em chip (SoC), é empregado um gr...

Questão Q413994

2012 FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

Engenharia Elétrica Eletrônica Analógica

Prova: Concurso Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC - Analista Administrativo Área Engenharia Elétrica (ETEA - PRTEVA) - FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO) do ano 2012 • Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC

No projeto de um sistema em chip (SoC), é empregado um grande número de núcleos e blocos de propriedade intelectual. Uma estratégia para lidar com a testabilidade deste tipo de sistema é:

A Reprojetar os núcleos para unificar as interfaces de teste. B Utilizar o conceito de ‘wrapper’ para unificar a interface de teste externa aos núcleos de forma a criar um test access mechanism (TAM) a cada bloco hierárquico a ser testado. C Colocar pontos de teste para possibilitar o acesso aos núcleos utilizados. D Trazer para um conjunto de pinos externos a interface de teste de cada núcleo. E Não existe estratégia para testar este tipo de sistema.

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