Questões Concurso Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC

#Questão 408294 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Sobre clock skew, é correto afirmar que

A) sempre é prejudicial ao circuito.

B) é a flutuação indesejável de um sinal com relação a sua posição ideal no tempo.

C) especifica o atraso ao longo da árvore de clock.

D) não é usado para resolver violação de setup e hold.

E) geralmente não é desejável e pode ser minimizado através de otimização.

#Questão 408295 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Sobre retime durante a fase de síntese, pode-se afirmar o seguinte:

A) É o processo de escolha das células lógicas apropriadas para se atingir slack positivo.

B) É a etapa de recalcular o timing após uma rodada de backannotation.

C) Consiste em fazer static timing analysis para o clock mais lento em um projeto de múltiplos

D) Reposiciona registradores para melhorar os resultados de desempenho, sem afetar a lógica ou a latência.

E) Representa a escolha do processo mais lento após duas rodadas de slack.

#Questão 408297 - Engenharia de Telecomunicações, Medidas elétricas, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

A respeito de Dynamic Voltage and Frequency Scaling (DVFS), podemos dizer que

A) melhora o desempenho e diminui a área, dividindo o sistema em domínios de frequência e tensão de alimentação diferentes. Aplica técnicas como retention register, multi-Vt.

B) implementa regiões do sistema com células que têm a mesma funcionalidade no projeto mas que possuem tensões de threshold diferentes. Dessa forma a frequência pode ser ajustada escolhendo células com Vt menor ou maior, dependendo do desempenho desejado.

C) para economizar potência, a técnica DVFS pode, simultaneamente, reduzir a tensão de alimentação de regiões do circuito utilizando células especiais de alimentação e level shifters e aplicar a técnica de clock gating para ativar ou desativar regiões do sistema de forma planejada, estabelecendo uma frequência aparente inferior.

D) permite balancear entre consumo e desempenho através da variação dinâmica da tensão de alimentação e da frequência de determinadas regiões do sistema, dependendo do modo de operação. Aplica técnicas como level shifter e cross clock domain.

E) reduz a área e balanceia consumo e potência, com técnicas diferentes no ajuste de células com VT elevado.

#Questão 408298 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

O consumo de potência é uma parte critica no projeto de SoC (System-on-a-Chip), sendo um dos requisitos mais importantes de um chip. Sobre o consumo de potência, é correto afirmar o seguinte:

A) O consumo dinâmico está relacionado com as atividades de chaveamento e o leakage.

B) O consumo estático aumenta quando a célula está chaveando.

C) O consumo estático está relacionado com a potência consumida internamente na célula.

D) O consumo dinâmico é independente da frequência.

E) O consumo dinâmico é função da tensão, taxa de comutação e capacitância da carga.

#Questão 408300 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Assinale a alternativa incorreta sobre DRC e/ou LVS.

A) O processo de DRC utiliza como entrada o GDSII, biblioteca de regras (Rule deck) e gate-level netlist.

B) Ambos asseguram a integridade, funcionalidade e a manufaturabilidade do chip.

C) As bibliotecas de regras (rule deck) são criadas pela foundry.

D) O LVS garante que o leiaute final tem a mesma funcionalidade do esquemático projetado.

E) DRC e LVS devem ser realizados no leiaute final do chip.

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