Questões de Concurso de Engenharia de Telecomunicações

1 Q568277

Engenharia de Telecomunicações

Ano: 2012

Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

Sobre o efeito de registradores que são escritos por software sobre o testbench, podemos afirmar:

I. O número de ciclos de simulação até se chegar a um ponto de falha pode ser muito grande.

II. Os testbenches tem que considerar todos as variações possíveis de valores nesses registradores, se eles controlarem o comportamento do DUV.

III. A integração de módulos programáveis por software devem ser testadas utilizando-se rotinas de teste de software.

A Somente I é verdadeiro. B Somente II é verdadeiro. C Somente III é verdadeiro. D Somente I e II são verdadeiros. E Todas as afirmativas acima são verdadeiras.

2 Q568276

Engenharia de Telecomunicações

Ano: 2012

Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

Dado que em um código a nível de RTL, a operação:

if (a ^ b)

foi erroneamente trocada por:

if (a | b)

Que tipo de metodologia de teste e métrica de cobertura de teste provavelmente conseguirá detectar o problema?

A Simulação direta com métrica de cobertura de linha de código. B Teste de equivalência de circuitos entre o RTL e o circuito sintetizado a nível de portas lógicas. C Simulação aleatória com métrica de cobertura de condição. D Simulação direta com métrica de cobertura de caminhos. E Simulação aleatória com métrica de cobertura de “toggle”.

3 Q568275

Engenharia de Telecomunicações

Ano: 2012

Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

Qual das seguintes tarefas não está diretamente relacionada com um testbench?

A Gerar estímulo para entradas. B Aplicar estímulo no DUV. C Capturar a resposta. D Testar a corretude do testbench visualizando a forma de onda. E Mensurar o progresso contra os objetivos de verificação do plano de verificação.

4 Q568274

Engenharia de Telecomunicações

Ano: 2012

Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

No projeto de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”), o processo de realizar as conexões entre os módulos e entre as células lógicas, de forma que os sinais possam trafegar de acordo com os requisitos de tempo, chama-se

A Floorplanning. B Posicionamento. C Síntese de conexão. D Roteamento. E Static Timing Analysis.

5 Q568273

Engenharia de Telecomunicações

Ano: 2012

Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

A

B

C

D

E

6 Q568272

Engenharia de Telecomunicações

Ano: 2012

Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de saída, o objetivo é garantir que o sinal esteja estável pela maior tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de saída esteja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)?

A create_clock –period 30 –waveform {0 15} CLK

set_output_delay -max 23.0 -clock CLK {data_out}

set_output_delay -min 0.0 -clock CLK {data_out} B create_clock –period 30 –waveform {0 15} CLK

set_output_delay -max 7.0 -clock CLK {data_out}

set_output_delay -min 23.0 -clock CLK {data_out} C create_clock –period 30 –waveform {0 7} CLK

set_output_delay -max 15.0 -clock CLK {data_out}

set_output_delay -min 7.0 -clock CLK {data_out} D create_clock –period 30 –waveform {0 7} CLK

set_output_delay -max 15.0 -clock CLK {data_out}

set_output_delay -min 0.0 -clock CLK {data_out} E create_clock –period 30 –waveform {0 15} CLK

set_output_delay -max 7.0 -clock CLK {data_out}

set_output_delay -min 0.0 -clock CLK {data_out}

7 Q568271

Engenharia de Telecomunicações

Ano: 2012

Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de entrada, o objetivo é garantir que a captura do sinal pelo chip seja feita no menor tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de entrada seja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)?

A create_clock –period 30 –waveform {0 15} CLK

set_input_delay -max 23.0 -clock CLK {data_in}

set_input_delay -min 0.0 -clock CLK {data_in} B create_clock –period 30 –waveform {0 15} CLK

set_input_delay -max 7.0 -clock CLK {data_in}

set_input_delay -min 0.0 -clock CLK {data_in} C create_clock –period 30 –waveform {0 7} CLK

set_input_delay -max 15.0 -clock CLK {data_in}

set_input_delay -min 7.0 -clock CLK {data_in} D create_clock –period 30 –waveform {0 15} CLK

set_input_delay -max 7.0 -clock CLK {data_in}

set_input_delay -min 23.0 -clock CLK {data_in} E create_clock –period 30 –waveform {0 7} CLK

set_input_delay -max 15.0 -clock CLK {data_in}

set_input_delay -min 0.0 -clock CLK {data_in}

8 Q408385

Engenharia de Telecomunicações

Ano: 2012

Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

Qual a desvantagem de se utilizar uma variável local (“local variable”) em uma asserção em SVA, como no exemplo que se segue?

property p;

bit [3:0] x;

@(posedge clk)

!a [*0:$] ##1 (a,x = d) ##1 !a [*0:$] |=> (a && x == c)

endproperty

A É mais confuso de se entender a expressão em SVA. B A variável local vai gerar não determinismo no processamento do SVA. C A variável local pode requerer uma quantidade ilimitada de armazenamento. D A variável local não é interpretada corretamente em todos os simuladores comerciais E Nenhuma das respostas acima.

9 Q408383

Engenharia de Telecomunicações

Ano: 2012

Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

Observe a seguinte declaração de covergroup em SystemVerilog 2009.

covergroup meu_cg @(posedge clk);

coverpoint v

{

bins b1 = (1 => 2), ([3:4]=>5,6);

bins b2[] = (1 => 2 => 3), ([3:4]=>5,6);

bins b3 = (5 [*2]);

}

endgroup

Sobre a definição acima é correto afirmar:

A O primeiro comando bins associa as seguintes sequências a b1: (1 => 2), (3 => 5), (4 => 5), (6). B O segundo comando bins associa as seguintes sequências a b2: (1 => 2), (3 => 5), (4 => 5), (4 => 6). C O terceiro comando bins associa as seguintes sequências a b3: (5), (5 => 5). D O primeiro comando bins associa individualmente cada sequência a b1. E Cada sequência definida em b2 é individualmente acessada.

10 Q408381

Engenharia de Telecomunicações

Ano: 2012

Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

Em uma declaração de um “covergroup”, a seguinte definição de “bins” foi encontrada.

bins meus_bins [4] = { [1:10], 1, 4, 7};

Como os bins são distribuídos?

A {1,2,3,4,5,6,7,8,9,10}, {1}, {4}, {7}. B {2,3,5,6,8,9,10},{1},{4},{7}. C {1,10},{1},{4},{7}. D {1,2,3},{4,5,6},{7,8,9},{10,1,4,7}. E {1,2,3},{4,5,6},{7,8,9,10},{1,4,7}.

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