Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de saída, o objetivo é garantir que o sinal esteja estável pela maior tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de saída esteja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)?
