Questões Concurso Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC

#Questão 408259 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Considerando as etapas básicas do processo de fabricação CMOS (Complementary Metal-Oxide-Semiconductor) cavidade “n”, a etapa ou passo na qual são definidas as regiões ativas do dispositivo CMOS chama-se:

A) Formação da porta de silício policristalino.

B) Metalização.

C) Difusão n+.

D) Abertura das janelas de contato.

E) LOCOS (oxidação local).

#Questão 408272 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

#Questão 408261 - Engenharia de Telecomunicações, Dispositivos Eletrônicos, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Os disparos parasitários ou latch-ups constituem um tipo particular de curto-circuito criado inadvertidamente em circuitos integrados pelo estabelecimento de um caminho de baixa impedância entre os trilhos de alimentação do circuito do MOSFET (transistor de efeito de campo tipo metal-óxido-semicondutor). A estrutura parasita estabelecida pelo latch-up é equivalente ao seguinte tiristor:

A) DIAC (diodo para corrente alternada).

B) TRIAC (triodo para corrente alternada).

C) SCR (retificador controlado de silício).

D) UJT (transistor de unijunção).

E) Diodo Schottky.

#Questão 408262 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Considere a operação do software Virtuoso Schematic Composer a partir da visualização de uma célula padrão de alto nível. Para se visualizarem os níveis mais baixos da hierarquia do esquemático, o usuário deve selecionar as opções:

A) “Display – Hierarchy – Descend Read”, clicar na célula padrão, em seguida, na guia “Descend” que se abrirá, no campo “View Name”, selecionar “schematic symbol” e finalmente clicar no botão “OK”.

B) “Check – Hierarchy – Descend Read”, clicar na célula padrão, em seguida, na guia “Descend” que se abrirá, no campo “Instance”, selecionar “schematic” e finalmente clicar no botão “OK”.

C) “View – Hierarchy – Descend Read”, clicar na célula padrão, em seguida, na guia “Descend” que se abrirá, no campo “Instance”, selecionar “schematic symbol” e finalmente clicar no botão “OK”.

D) “Design – Hierarchy – Descend Read”, clicar na célula padrão, em seguida, na guia “Descend” que se abrirá, no campo “Instance”, selecionar “schematic symbol” e finalmente clicar no botão “OK”.

E) “Design – Hierarchy – Descend Read”, clicar na célula padrão, em seguida, na guia “Descend” que se abrirá, no campo “View Name”, selecionar “schematic” e finalmente clicar no botão “OK”.

#Questão 408264 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Considere a operação do software Virtuoso Layout Editor a partir da tela de edição de layouts propriamente dita. Deseja-se iniciar o desenho do layout de um inversor CMOS (Metal-Óxido-Semicondutor Complementar) pelo desenho de um transistor PMOS. Para tal, o usuário deve acessar a opção “Create” do menu, na qual estão disponíveis algumas opções, EXCETO:

A) “Rectangle”.

B) “Path”.

C) “Instance”.

D) “Stretch”.

E) “Pin”.

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