Questões de Engenharia de Telecomunicações da FUNRIO

Dado o seguinte código em System Verilog:

wire a = 1'bx;

wire b = 1'bx;

reg c,d;

initial if (a) c = 1'b0; else c = 1'b1;

initial if (b == 1'bx) d = 1'b0; else d = 1'b1;

final $display("c = %b, d = %b", c,d);

Qual a saída do programa acima?

Quais das seguintes chamadas de função não podem aceitar eventos de clock de acordo com o padrão de System Verilog 2009?

Em SystemVerilog 2009, se a expressão não temporal amostrada “a” é avaliada como verdadeira nos ciclos 1, 3, 8, 13 e 14, e a expressão não temporal amostrada “b” é avaliada como verdadeira nos ciclos 1, 2, 3, 4, 5, 6, 8, 9, 10, 11, 12 e 14, em quais ciclos a expressão em SVA “a intersect b” será avaliada como verdadeira?

2:10] ##1 c” é equivalente a “a ##1 ((1[*0:$] ##1 b) [*2:10]) ##1 c”

Sobre cobertura de parâmetros de projeto em RTL parametrizável no nível mais alto, é correto afirmar.