Questões de Engenharia de Telecomunicações da FUNRIO

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Listagem de Questões de Engenharia de Telecomunicações da FUNRIO

#Questão 408366 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Quais das opções abaixo não fazem parte de uma especificação de um “covergroup” em SystemVerilog?

#Questão 408370 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

#Questão 408360 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Dado o seguinte pedaço de código em SystemVerilog.

...

rand logic [15:0] x,y,z;

constraint todos_os_valores {

x < z;

y == x;

z < 500;

y > 490;

}

Quantas soluções diferentes o resolvedor de restrições do simulador irá gerar?

#Questão 408361 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Dado o seguinte trecho de código em System Verilog.

...

rand bit [3:0] Instr;

rand bit [3:0] ALU_OP;

constraint todos_os_valores {

(Instr != 4’d0) -> (ALU_OP == 4’d0);

}

Qual a probabilidade de se ter Instr == 4’d1 e ALU_OP == 4’d0?

#Questão 408363 - Engenharia de Telecomunicações, Geral, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Dado o seguinte trecho de código em System Verilog.

...

rand bit [3:0] Instr;

rand bit [3:0] ALU_OP;

constraint todos_os_valores {

(Instr != 4’d0) -> (ALU_OP == 4’d0);

}

Qual a probabilidade de se ter Instr == 4’d0 e ALU_OP == 4’d3?

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