Questões de Engenharia Elétrica

#Questão 413955 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Em um projeto de uma memória ROM (Read Only Memory) MOS (Metal-Oxide-Semiconductor) de 16 palavras x 4 bits, deseja-se armazenar a soma de 4 bits de duas variáveis de 2 bits. Para tal, serão necessários:

A) 4 transistores pMOS e 14 transistores nMOS.

B) 8 transistores pMOS e 16 transistores nMOS.

C) 4 transistores pMOS e 22 transistores nMOS.

D) 8 transistores pMOS e 32 transistores nMOS.

E) 4 transistores pMOS e 20 transistores nMOS.

#Questão 413957 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

#Questão 413953 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Um mecanismo de falha de inversores CMOS (Metal-Óxido-Semicondutor Complementar) caracteriza-se pela formação de um retificador controlado de silício (SCR) biestável a partir do acoplamento cruzado de transistores “npn” e “pnp” parasitas, desenvolvendo caminhos de baixa resistência entre o dreno e o corpo dos inversores que normalmente são aterrados. É, então, estabelecida uma malha de realimentação que faz circular uma corrente elevada entre o dreno e o corpo, resultando no desligamento da fonte de alimentação ou no derretimento dos terminais de alimentação. Tal mecanismo de falha denominase:

A) Eletromigração.

B) Sobrecarga elétrica.

C) Auto-aquecimento.

D) Latch-up.

E) Portadores “quentes” (“hot carriers").

#Questão 413959 - Engenharia Elétrica, Circuitos, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Na operação do software Virtuoso Layout Editor, o procedimento para fazer com que o software calcule as capacitâncias parasíticas em todas as camadas de layout é:

A) No menu, selecionar “Verifiy”, depois “Extract”, a seguir, na guia “Extractor” que se abrirá, clicar no botão “Set Switches”, selecionar a opção “Extract_parasitic_caps” e clicar em “OK”.

B) No menu, selecionar “Tools”, depois “Extract”, a seguir, na guia “Extractor” que se abrirá, clicar no botão “Set Switches”, selecionar a opção “Extract_parasitic_caps” e clicar em “OK”.

C) No menu, selecionar “Verifiy”, depois “Extract”, a seguir, na guia “Extractor” que se abrirá, marcar a opção “Extract_parasitic_caps” e clicar em “OK”.

D) No menu, selecionar “Tools”, depois “Extract”, a seguir, na guia “Extractor” que se abrirá, marcar a opção “Extract_parasitic_caps” e clicar em “OK”.

E) No menu, selecionar “Design”, depois “Extract”, a seguir, na guia “Extractor” que se abrirá, marcar a opção “Extract_parasitic_caps” e clicar em “OK”.

#Questão 413960 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

O software Virtuoso Hierarchy Editor permite ao usuário visualizar vários níveis de um único projeto usando uma tabela ou uma vista em árvore. Assinale uma alternativa que NÃO é passível de ser executada pelo Virtuoso Hierarchy:

A) Apresentar um arquivo de configurações para navegar na hierarquia do projeto desejado.

B) Modificar vinculações de células e de instâncias.

C) Especificar vinculações de ocorrências.

D) Cria novas configurações de projeto.

E) Alterar uma célula sem alterar sua vinculação e sem abrir uma nova aplicação.

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