Questões Concurso Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC

#Questão 408350 - Ciência da Computação, Arquitetura de Computadores, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

A arquitetura de um computador é composta por diversos tipos de elementos. Dentre esses elementos, a memória desempenha um papel fundamental nos processos realizados. Porém, existem diversos tipos de memória que podem ser utilizados em uma arquitetura, cada um com características diferentes. Assinale a alternativa que apresenta tipos diferentes de memórias, listadas em ordem decrescente de velocidade de acesso.

A) RAM; ROM; memória cache; registradores.

B) Registradores; memória cache; RAM; memória secundária.

C) Memória cache; memória secundária; RAM; registradores.

D) Memória secundária; RAM; memória cache. ROM.

E) ROM; RAM; memória secundária; memória cache.

#Questão 408356 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Qual o resultado da simulação do código abaixo, quando compilado com um simulador que suporta SystemVerilog 2009?

module test;

logic [32:0] o = 'bx;

initial $display("o = %b", o);

endmodule

A) Erro de compilação.

B) o = 000000000000000000000000000000000

C) o = xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

D) o = 0xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

E) o = 00000000000000000000000000000000x

#Questão 408358 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

O que não deve ser randomizado em um testbench aleatório por restrições (constrained-random simulation)?

A) Configuração do dispositivo.

B) Valores não-inicializados de registradores.

C) Configuração do ambiente.

D) Exceções do protocolo.

E) Atrasos.

#Questão 408360 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Dado o seguinte pedaço de código em SystemVerilog.

...

rand logic [15:0] x,y,z;

constraint todos_os_valores {

x < z;

y == x;

z < 500;

y > 490;

}

Quantas soluções diferentes o resolvedor de restrições do simulador irá gerar?

A) 36

B) 42

C) 15

D) 53

E) 24

#Questão 408361 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Dado o seguinte trecho de código em System Verilog.

...

rand bit [3:0] Instr;

rand bit [3:0] ALU_OP;

constraint todos_os_valores {

(Instr != 4’d0) -> (ALU_OP == 4’d0);

}

Qual a probabilidade de se ter Instr == 4’d1 e ALU_OP == 4’d0?

A) 1/16

B) 1/31

C) 1/256

D) 1/128

E) 0

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