Home
Cadastre-se
Concurso Público
- Concurso Público
- Concursos Abertos
- Questões de Concurso
- Material Gratuito
- Provas para Download
OAB
- OAB
- Questões OAB
ENEM
- ENEM
- Questões ENEM
Dicas
Fale Conosco

Questões sobre Eletrônica analógica e digital

Pesquise questões de concurso nos filtros abaixo

Modo de Exibição

Matéria

Assunto

Banca

Ano

Tipo

Nível de Escolaridade

Listagem de Questões sobre Eletrônica analógica e digital

#Questão 568271 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de entrada, o objetivo é garantir que a captura do sinal pelo chip seja feita no menor tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de entrada seja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)?

A) create_clock –period 30 –waveform {0 15} CLK

set_input_delay -max 23.0 -clock CLK {data_in}

set_input_delay -min 0.0 -clock CLK {data_in}

B) create_clock –period 30 –waveform {0 15} CLK

set_input_delay -max 7.0 -clock CLK {data_in}

set_input_delay -min 0.0 -clock CLK {data_in}

C) create_clock –period 30 –waveform {0 7} CLK

set_input_delay -max 15.0 -clock CLK {data_in}

set_input_delay -min 7.0 -clock CLK {data_in}

D) create_clock –period 30 –waveform {0 15} CLK

set_input_delay -max 7.0 -clock CLK {data_in}

set_input_delay -min 23.0 -clock CLK {data_in}

E) create_clock –period 30 –waveform {0 7} CLK

set_input_delay -max 15.0 -clock CLK {data_in}

set_input_delay -min 0.0 -clock CLK {data_in}

#Questão 568272 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de saída, o objetivo é garantir que o sinal esteja estável pela maior tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de saída esteja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)?

A) create_clock –period 30 –waveform {0 15} CLK

set_output_delay -max 23.0 -clock CLK {data_out}

set_output_delay -min 0.0 -clock CLK {data_out}

B) create_clock –period 30 –waveform {0 15} CLK

set_output_delay -max 7.0 -clock CLK {data_out}

set_output_delay -min 23.0 -clock CLK {data_out}

C) create_clock –period 30 –waveform {0 7} CLK

set_output_delay -max 15.0 -clock CLK {data_out}

set_output_delay -min 7.0 -clock CLK {data_out}

D) create_clock –period 30 –waveform {0 7} CLK

set_output_delay -max 15.0 -clock CLK {data_out}

set_output_delay -min 0.0 -clock CLK {data_out}

E) create_clock –period 30 –waveform {0 15} CLK

set_output_delay -max 7.0 -clock CLK {data_out}

set_output_delay -min 0.0 -clock CLK {data_out}

#Questão 568274 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

No projeto de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”), o processo de realizar as conexões entre os módulos e entre as células lógicas, de forma que os sinais possam trafegar de acordo com os requisitos de tempo, chama-se

A) Floorplanning.

B) Posicionamento.

C) Síntese de conexão.

D) Roteamento.

E) Static Timing Analysis.

#Questão 568276 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Dado que em um código a nível de RTL, a operação:

if (a ^ b)

foi erroneamente trocada por:

if (a | b)

Que tipo de metodologia de teste e métrica de cobertura de teste provavelmente conseguirá detectar o problema?

A) Simulação direta com métrica de cobertura de linha de código.

B) Teste de equivalência de circuitos entre o RTL e o circuito sintetizado a nível de portas lógicas.

C) Simulação aleatória com métrica de cobertura de condição.

D) Simulação direta com métrica de cobertura de caminhos.

E) Simulação aleatória com métrica de cobertura de “toggle”.

#Questão 568277 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Sobre o efeito de registradores que são escritos por software sobre o testbench, podemos afirmar:

I. O número de ciclos de simulação até se chegar a um ponto de falha pode ser muito grande.

II. Os testbenches tem que considerar todos as variações possíveis de valores nesses registradores, se eles controlarem o comportamento do DUV.

III. A integração de módulos programáveis por software devem ser testadas utilizando-se rotinas de teste de software.

A) Somente I é verdadeiro.

B) Somente II é verdadeiro.

C) Somente III é verdadeiro.

D) Somente I e II são verdadeiros.

E) Todas as afirmativas acima são verdadeiras.

Navegue em mais matérias e assuntos

Circuitos
Conceitos básicos

É uma simples e poderosa ferramenta para te ajudar a passar nos melhores Concursos Públicos. Temos milhares de questões de provas anteriores para praticar totalmente grátis e muito conteúdo para concurso.

Questões de Concurso

Questões de Português
Questões de Raciocínio Lógico
Questões de Atualidades
Questões de Direito Constitucional
Questões de Direito Penal
Questões de Direito Administrativo

Provas por Banca

CESPE
Fundação Carlos Chagas - FCC
Fundação Getúlio Vargas - FGV
Cesgranrio
VUNESP
UPENET/IAUPE

Institucional

Fale Conosco
Política de Privacidade
Termos de Uso

Feito por DEZ PONTOS SERVICOS DIGITAIS