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Questões de Engenharia de Telecomunicações

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Listagem de Questões de Engenharia de Telecomunicações

#Questão 568263 - Engenharia de Telecomunicações, Propagação e antenas, CESGRANRIO, 2012, Petrobras, Técnico de Telecomunicações Júnior

O desempenho dos sistemas digitais de rádio comunicação é degradado por diversos distúrbios, cujas intensidades dependem dos cenários de comunicação. Alguns desses distúrbios são: descargas elétricas, desvanecimento por múltiplos percursos, interferência provocada por canais adjacentes, ruídos gerados nos sistemas de ignição automotiva, ruído térmico e ruídos de máquinas elétricas. Quais desses distúrbios pertencem à categoria de ruído impulsivo?

A) Interferência provocada por canais adjacentes, desvanecimento por múltiplos percursos e ruído térmico

B) Descargas elétricas, ruídos gerados nos sistemas de ignição automotiva e ruídos de máquinas elétricas

C) Ruído gerado pelos sistemas de ignição automotiva, ruído térmico e ruídos de máquinas elétricas

D) Descargas elétricas, ruído térmico e desvanecimento por múltiplos percursos

E) Interferência provocada por canais adjacentes, descargas elétricas e ruídos gerados nos sistemas de ignição automotiva

#Questão 568271 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de entrada, o objetivo é garantir que a captura do sinal pelo chip seja feita no menor tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de entrada seja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)?

A) create_clock –period 30 –waveform {0 15} CLK

set_input_delay -max 23.0 -clock CLK {data_in}

set_input_delay -min 0.0 -clock CLK {data_in}

B) create_clock –period 30 –waveform {0 15} CLK

set_input_delay -max 7.0 -clock CLK {data_in}

set_input_delay -min 0.0 -clock CLK {data_in}

C) create_clock –period 30 –waveform {0 7} CLK

set_input_delay -max 15.0 -clock CLK {data_in}

set_input_delay -min 7.0 -clock CLK {data_in}

D) create_clock –period 30 –waveform {0 15} CLK

set_input_delay -max 7.0 -clock CLK {data_in}

set_input_delay -min 23.0 -clock CLK {data_in}

E) create_clock –period 30 –waveform {0 7} CLK

set_input_delay -max 15.0 -clock CLK {data_in}

set_input_delay -min 0.0 -clock CLK {data_in}

#Questão 568272 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de saída, o objetivo é garantir que o sinal esteja estável pela maior tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de saída esteja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)?

A) create_clock –period 30 –waveform {0 15} CLK

set_output_delay -max 23.0 -clock CLK {data_out}

set_output_delay -min 0.0 -clock CLK {data_out}

B) create_clock –period 30 –waveform {0 15} CLK

set_output_delay -max 7.0 -clock CLK {data_out}

set_output_delay -min 23.0 -clock CLK {data_out}

C) create_clock –period 30 –waveform {0 7} CLK

set_output_delay -max 15.0 -clock CLK {data_out}

set_output_delay -min 7.0 -clock CLK {data_out}

D) create_clock –period 30 –waveform {0 7} CLK

set_output_delay -max 15.0 -clock CLK {data_out}

set_output_delay -min 0.0 -clock CLK {data_out}

E) create_clock –period 30 –waveform {0 15} CLK

set_output_delay -max 7.0 -clock CLK {data_out}

set_output_delay -min 0.0 -clock CLK {data_out}

#Questão 568274 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

No projeto de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”), o processo de realizar as conexões entre os módulos e entre as células lógicas, de forma que os sinais possam trafegar de acordo com os requisitos de tempo, chama-se

A) Floorplanning.

B) Posicionamento.

C) Síntese de conexão.

D) Roteamento.

E) Static Timing Analysis.

#Questão 568276 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Dado que em um código a nível de RTL, a operação:

if (a ^ b)

foi erroneamente trocada por:

if (a | b)

Que tipo de metodologia de teste e métrica de cobertura de teste provavelmente conseguirá detectar o problema?

A) Simulação direta com métrica de cobertura de linha de código.

B) Teste de equivalência de circuitos entre o RTL e o circuito sintetizado a nível de portas lógicas.

C) Simulação aleatória com métrica de cobertura de condição.

D) Simulação direta com métrica de cobertura de caminhos.

E) Simulação aleatória com métrica de cobertura de “toggle”.

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