71
Q409121
72
Q409120
Uma tensão senoidal de valor eficaz Vef = 220 V e frequência de 60 Hz tem valores de pico (Vp) e de pico a pico (Vpp), respectiva e aproximadamente, iguais a:
73
Q409119
74
Q409118
75
Q409116
76
Q409115
O FET possui
77
Q409113
É um parâmetro do SCR:
78
Q409112
Um transformador, cujas especificações são 120 V × 12 V − 60 VA, alimenta uma carga resistiva de 4 Ω no secundário. Os valores aproximados da potência consumida pela carga e da corrente no primário do transformador são, respectivamente:
79
Q409110
Com relação às características de um sistema elétrico trifásico, julgue os itens subsecutivos.
80
Q409108
Considerando que, no circuito reativo ilustrado no diagrama acima, a chave seja mantida na posição 1 por tempo suficiente para que o regime permanente seja atingido e que, subitamente, no instante t = 0, a chave seja comutada para a posição 2, julgue os itens a seguir.
Em t = 2 s, menos de 50% da carga originalmente armazenada no capacitor terá sido dissipada através dos resistores de 
81
Q409107
A opção entre os sistemas trifásico e monofásico para determinada instalação elétrica depende da quantidade e do tipo das cargas que devem ser alimentadas. Exclusivamente em termos de qualidade da potência instantânea suprida, a instalação trifásica pode ser superior à monofásica.
82
Q409105
Julgue os próximos itens, acerca de eletricidade e eletrônica analógica e digital.
83
Q409104
Julgue os próximos itens, acerca de eletricidade e eletrônica analógica e digital.
84
Q409102
Julgue os próximos itens, acerca de eletricidade e eletrônica analógica e digital.
As unidades de medida derivadas do Sistema Internacional de Unidades utilizadas para indutância e admitância são, respectivamente, H (henry) e S (siemens).
85
Q409101
86
Q408994
87
Q408993
Um decodificador BCD − 7 segmentos para display anodo comum tem em suas saídas os níveis lógicos seguintes: (a = b = d = e = g = 0) e (c = f = 1). Nesse caso, o display apresenta o algarismo
88
Q408991
89
Q408990
Caracterizam um FET as especificações:
90
Q408988
Um capacitor de 220 nF e um indutor de 220 μH encontram- se ligados em paralelo e estão submetidos a uma tensão senoidal de 40 kHz. Sendo XC a reatância do capacitor e XL a do indutor, é correta a relação:
91
Q408987
92
Q408986
93
Q408385
Qual a desvantagem de se utilizar uma variável local (“local variable”) em uma asserção em SVA, como no exemplo que se segue? property p; bit [3:0] x; @(posedge clk) !a [*0:$] ##1 (a,x = d) ##1 !a [*0:$] |=> (a && x == c) endproperty
94
Q408383
Observe a seguinte declaração de covergroup em SystemVerilog 2009. covergroup meu_cg @(posedge clk); coverpoint v { bins b1 = (1 => 2), ([3:4]=>5,6); bins b2[] = (1 => 2 => 3), ([3:4]=>5,6); bins b3 = (5 [*2]); } endgroup Sobre a definição acima é correto afirmar:
95
Q408381
Em uma declaração de um “covergroup”, a seguinte definição de “bins” foi encontrada. bins meus_bins [4] = { [1:10], 1, 4, 7}; Como os bins são distribuídos?
96
Q408380
Sobre cobertura de parâmetros de projeto em RTL parametrizável no nível mais alto, é correto afirmar.
97
Q408378
I. Em verificação de caixa preta (“black-box verification”), a verificação funcional é realizada sem conhecimento da implementação do RTL. II. Em verificação de caixa branca (“white-box verification”), a verificação funcional é realizada tendo visibilidade completa do projeto digital implementado. Sobre as afirmações acima, pode-se dizer que:
98
Q408376
2:10] ##1 c” é equivalente a “a ##1 ((1[*0:$] ##1 b) [*2:10]) ##1 c”
99
Q408373
Em SystemVerilog 2009, se a expressão não temporal amostrada “a” é avaliada como verdadeira nos ciclos 1, 3, 8, 13 e 14, e a expressão não temporal amostrada “b” é avaliada como verdadeira nos ciclos 1, 2, 3, 4, 5, 6, 8, 9, 10, 11, 12 e 14, em quais ciclos a expressão em SVA “a intersect b” será avaliada como verdadeira?
100
Q408372
Quais das seguintes chamadas de função não podem aceitar eventos de clock de acordo com o padrão de System Verilog 2009?
101
Q408370
102
Q408368
Dado o seguinte código em System Verilog:
wire a = 1'bx;
wire b = 1'bx;
reg c,d;
initial if (a) c = 1'b0; else c = 1'b1;
initial if (b == 1'bx) d = 1'b0; else d = 1'b1;
final $display("c = %b, d = %b", c,d);
Qual a saída do programa acima?
103
Q408366
Quais das opções abaixo não fazem parte de uma especificação de um “covergroup” em SystemVerilog?
104
Q408364
Quais das seguintes estruturas não é parte da linguagem SystemVerilog, de acordo com o padrão IEEE 1800-2009?
105
Q408361
Dado o seguinte trecho de código em System Verilog. ... rand bit [3:0] Instr; rand bit [3:0] ALU_OP; constraint todos_os_valores { (Instr != 4’d0) -> (ALU_OP == 4’d0); } Qual a probabilidade de se ter Instr == 4’d1 e ALU_OP == 4’d0?
106
Q408360
Dado o seguinte pedaço de código em SystemVerilog. ... rand logic [15:0] x,y,z; constraint todos_os_valores { x < z; y == x; z < 500; y > 490; } Quantas soluções diferentes o resolvedor de restrições do simulador irá gerar?
107
Q408358
O que não deve ser randomizado em um testbench aleatório por restrições (constrained-random simulation)?
108
Q408356
Qual o resultado da simulação do código abaixo, quando compilado com um simulador que suporta SystemVerilog 2009? module test; logic [32:0] o = 'bx; initial $display("o = %b", o); endmodule
109
Q408346
Em um microprocessador, existem diversos tipos de endereçamento para acesso à memória de dados. Na instrução em assembly MOV AX , 2345h, em que AX é um registrador de 16 bits, o modo de endereçamento utilizado é
110
Q408345
111
Q408343
Em um código Verilog, considere as entradas a, b e c, respectivamente, com os valores 3’b111, 5’b1x001 e 3’b1zx. O valor de {a, b, c} é de
112
Q408341
113
Q408340
114
Q408338
O número 136, em decimal, pode ser representado, utilizando-se 8 bits em linguagem Verilog, por:
115
Q408336
Sobre o projeto de chips de circuitos digitais, analise as afirmações a seguir: I) Uma das abordagens de projeto de circuitos digitais é a Top-Down, em que se definem em verilog módulos de alto nível, a serem divididos em níveis menores. II) Durante o projeto de um circuito combinacional, no processo de síntese, é possível, para tal ferramenta, traduzir retardos inseridos em verilog e transformá-los em retardos físicos na implementação do circuito. III) Para se sintetizar um circuito combinacional, usando-se uma diretiva always, é necessário que todas as entradas do módulo façam parte da lista de sensitividade. Assinale a opção que apresenta as apenas afirmativas corretas.
116
Q408334
117
Q408333
118
Q408331
Ao se definir em um projeto de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”) as interconexões dos sinais de relógio (clock), um dos problemas a ser resolvido é o chamado “clock skew”. Dentro desse contexto, analise as asserções a seguir e assinale a opção correta: I - O “clock skew” ocorre devido à diferença de tamanho dos percursos que o sinal de clock percorre antes de alimentar as células lógicas de um circuito. II - Na realização das interconexões do sinal de clock de um projeto de um ASIC, podem ser inseridos buffers especiais controlando o atraso inserido em cada linha da árvore de clock.
119
Q408329
Tendo em vista o fluxo de implementação de um projeto digital de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”), pode-se afirmar que o processo de “Floorplanning”
120
Q408327
O número de flip-flops tipo D necessários para se construir um contador Johnson com módulo 16 é
121
Q408325
122
Q408324
Considere um circuito combinacional decodificador que aceita 32 combinações diferentes de entrada. Para esse circuito, o número de entradas e saídas é, respectivamente,
123
Q408322
124
Q408320
Escolha a alternativa que complete corretamente a seguinte afirmação: “A função lógica ___________ e a __________ implementam a mesma lógica entre os sinais A, B, C e D, uma vez que a segunda é uma simplificação da primeira.
125
Q408319
Usando a figura da Questão 47, determine o tempo mínimo de atraso na lógica combinacional.
126
Q408316
Considere os seguintes efeitos: 1) Da variação da espessura do dielétrico entre as camadas de metal. 2) Decréscimo do yield. 3) Aumento das capacitâncias de acoplamento. 4) Degradação do desempenho (tempo). O metal fiel é uma técnica utilizada para reduzir quantos desses efeitos?
127
Q408314
Sobre o IR Drop e as técnicas para a minimização do seu impacto, é correto afirmar o seguinte:
128
Q408312
Com relação às spare cells, pode-se afirmar que:
129
Q408310
A 'Síntese Física' é o processo no qual há uma realimentação do projeto físico para a síntese. Sobre essa operação é correto afirmar o seguinte:
130
Q408309
Com relação à incerteza do clock, considere as afirmativas: I – O atraso de propagação contribui para a incerteza do clock. II – O clock skew não influencia na incerteza do clock. III – O clock jitter contribui para a incerteza do clock. Está correto APENAS o que se afirma em
131
Q408307
132
Q408305
Uma empresa de CI planeja lançar um microcontrolador que possui diversos periféricos, como conversores AD e DA, SPI, USB, I²C e memórias. Durante a fase de testes em laboratório, detectou-se que o microcontrolador funcionou corretamente com todos os periféricos. Porém, quando os dados foram enviados para USB, mesmo não sendo utilizados, provocaram uma pane geral no chip. O caso descrito pode ser caracterizar como
133
Q408304
Durante a etapa de síntese, diversas modificações são realizadas na estrutura do circuito para que as restrições do projeto sejam atingidas. Existem também especificações de projeto que são colocadas nessa fase, como multi-cycle path ou false path. Alteram algumas estruturas, mas não a funcionalidade do sistema. As ferramentas de síntese podem gerar um script contendo essas informações, que serão usadas em
134
Q408302
Com relação às etapas do fluxo de projeto, considere as afirmativas abaixo: I – Floorplanning é o processo de posicionar as células em locais apropriados dentro do chip. II – Na análise estática de tempo (STA), o projetista cria vetores de teste que são simulados utilizando a gate-level netlist para verificar os requisitos de tempo. III – Na etapa de floorplannig ocorre o planejamento das linhas de alimentação do chip. Está correto APENAS o que se afirma em:
135
Q408295
Sobre retime durante a fase de síntese, pode-se afirmar o seguinte:
136
Q408294
Sobre clock skew, é correto afirmar que
137
Q408290
Uma forma de corrigir problemas de violação de hold pode ser o seguinte:
138
Q408287
Por que a técnica de clock gating afeta substancialmente o consumo de um circuito digital?
139
Q408285
Em que consiste o efeito “Antenna” e como se pode eliminá-lo?
140
Q408283
O que visa a técnica de Multi-supply voltage, e qual o mecanismo empregado?
141
Q408281
O que visa a técnica de Multi-Vt, e qual o mecanismo empregado?
142
Q408280
A função da entrada ENABLE (habilitar) em um circuito integrado multiplexador é a de
143
Q408278
Quatro flip-flops JK estão conectados em cascata por suas saídas Q, com suas entradas J e K constantes em nível alto. Se a frequência de relógio no primeiro flip-flop é de 400 kHz e se a entrada de relógio nos flip-flops é invertida, a frequência de saída é igual a
144
Q408276
As seguintes assertivas constituem características comuns aos contadores síncronos em anel e em anel torcido ou de Johnson, EXCETO:
145
Q408274
A única diferença entre os flip-flops JK e RS, no que concerne ao seu funcionamento, consiste no fato de que
146
Q408272
147
Q408268
Considere a operação do software Analog Design Environment a partir da sua janela principal. Deseja-se configurar um estímulo a um circuito. Sobre essa ação, considere as alternativas abaixo. A alternativa FALSA é a que diz que
148
Q408266
A linguagem VerilogAMS HDL (Analog and Mixed-Signal Extensions to Verilog Hardware Description Language) estende as características de uma linguagem de modelagem digital para prover uma linguagem unificada com semânticas analógicas e digitais e com compatibilidade retroativa. A respeito da linguagem VerilogAMS HDL, a afirmação FALSA é que contém as informações de que
149
Q408259
Considerando as etapas básicas do processo de fabricação CMOS (Complementary Metal-Oxide-Semiconductor) cavidade “n”, a etapa ou passo na qual são definidas as regiões ativas do dispositivo CMOS chama-se:
150
Q408012
