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Q408987
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Q408986
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Q408385
Qual a desvantagem de se utilizar uma variável local (“local variable”) em uma asserção em SVA, como no exemplo que se segue? property p; bit [3:0] x; @(posedge clk) !a [*0:$] ##1 (a,x = d) ##1 !a [*0:$] |=> (a && x == c) endproperty
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Q408383
Observe a seguinte declaração de covergroup em SystemVerilog 2009. covergroup meu_cg @(posedge clk); coverpoint v { bins b1 = (1 => 2), ([3:4]=>5,6); bins b2[] = (1 => 2 => 3), ([3:4]=>5,6); bins b3 = (5 [*2]); } endgroup Sobre a definição acima é correto afirmar:
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Q408381
Em uma declaração de um “covergroup”, a seguinte definição de “bins” foi encontrada. bins meus_bins [4] = { [1:10], 1, 4, 7}; Como os bins são distribuídos?
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Q408380
Sobre cobertura de parâmetros de projeto em RTL parametrizável no nível mais alto, é correto afirmar.
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Q408378
I. Em verificação de caixa preta (“black-box verification”), a verificação funcional é realizada sem conhecimento da implementação do RTL. II. Em verificação de caixa branca (“white-box verification”), a verificação funcional é realizada tendo visibilidade completa do projeto digital implementado. Sobre as afirmações acima, pode-se dizer que:
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Q408376
2:10] ##1 c” é equivalente a “a ##1 ((1[*0:$] ##1 b) [*2:10]) ##1 c”
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Q408373
Em SystemVerilog 2009, se a expressão não temporal amostrada “a” é avaliada como verdadeira nos ciclos 1, 3, 8, 13 e 14, e a expressão não temporal amostrada “b” é avaliada como verdadeira nos ciclos 1, 2, 3, 4, 5, 6, 8, 9, 10, 11, 12 e 14, em quais ciclos a expressão em SVA “a intersect b” será avaliada como verdadeira?
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Q408372
Quais das seguintes chamadas de função não podem aceitar eventos de clock de acordo com o padrão de System Verilog 2009?