Dizer que o usuário adquiriu um computador que utiliza processador cuja palavra é de 64 bits é equivalente a dizer que o tamanho da palavra nesse processador, em bytes, é igual a

Em aplicações onde são usadas técnicas de DFT baseadas em BIST – built-in self test deve-se ter especial atenção ao processo de aplicação do teste em si. No caso de memórias, uma das técnicas aplicadas para o auto-teste em baixa potência é:

No contexto de design for debug and diagnosis (DFD), faz-se as seguintes afirmações.

I. O processo de diagnóstico e debug exige um alto grau de controlabilidade e observabilidade dos nós internos de um circuito de forma que muitas das técnicas de DFT como scan são ajustadas para este fim. Exemplos deste tipo de técnicas especialmente ajustadas para diagnóstico e debug são blocos lógicos e sinais de relógio reconfiguráveis.

II. A única forma de extrair as informações de debug e diagnóstico é através de cadeias de scan dedicadas para isto.

III. Pode-se empregar de focused ion beam (FIB) para a edição ou pequenos consertos em um circuito integrado visando isolar ou corrigir possíveis defeitos.

A etapa de síntese da malha de distribuição de relógio (CTS – clock tree synthesis) de um sistema digital deve ser feita:

No contexto do fluxo de projeto de um circuito integrado afirma-se o que segue.

I. O resultado da síntese lógica de um sistema digital é um netlist de portas lógicas que implementa a funcionalidade modelada em HDL.

II. O emprego de linguagem HLD Verilog para modelamento de um sistema nos dá um nível de abstração dos detalhes relativos à sua implementação física.

III. Tendo o projeto passado pela análise estática de temporização (STA – static timing analysis ) e pela checagem de equivalência lógica (LEC – logic equivalence checking) durante a síntese lógica não há necessidade de repetir estes passos novamente após o leiaute.

Dada uma memória embarcada em um sistemas em chip (SoC) organizada em 210 palavras de 08 bits cada. Quantos ciclos, no mínimo, de leitura e escrita são necessários para detectar a presença de falhas de transição em alguma posição.

No contexto de teste funcional e estrutural de um sistema afirma-se o que segue. I. O teste funcional sempre pode ser executado e é a de forma de teste que proporciona a maior cobertura de falhas em menor tempo de execução. II. O teste estrutural é destinado somente para o teste de sistemas que tenham falhado no teste funcional e necessita-se localizar o que causou a falha funcional. III. Para a elaboração de um teste estrutural são necessários o netlist das portas lógicas que implementa o circuito sob teste e o modelo das falhas que deseja-se testar. Tendo em vistas as afirmações de I a III acima, temos que:

No contexto de geração de vetores de teste para um dado sistema afirma-se o que segue.

I. A geração dos vetores de teste é independente do tipo falha, basta conhecer a função lógica que relaciona as entradas e saídas primárias do sistema.

II. Considerando um sistema digital combinacional, se todos os vetores de testes que detectam uma falha F1 também detectam a F2, pois ambas possuem a mesma função lógica de falha. Diz-se então que elas são falhas equivalentes.

III. Um circuito lógico implementa sua função lógica de forma correta sob o ponto de vista estático. Mas, em algum ponto do mesmo, pode ocorrer atraso excessivo de propagação do sinal ou lentidão na transição. A captura deste tipo de falha somente pode ser feita através de um teste “at speed” observando diretament... Ver mais