Questões Concurso MCT

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Listagem de Questões Concurso MCT

#Questão 33958 - Ciência da Computação, Geral, CESPE / CEBRASPE, 2004, MCT, Tecnologista Pleno 2 (Código B4)

O fluxo de projeto de um circuito integrado envolve representações de sua descrição em diferentes níveis de abstração. A especificação de um fluxo de projeto pode ser feita com o auxílio do diagrama Y de Gajsky. Com relação a esse assunto, julgue os itens a seguir.

Os domínios do diagrama Y são divididos em níveis de abstração representados por círculos concêntricos. No nível de sistema, a descrição estrutural apresenta a disposição dos módulos na placa de circuito impresso.

#Questão 33959 - Ciência da Computação, Geral, CESPE / CEBRASPE, 2004, MCT, Tecnologista Pleno 2 (Código B4)

A metodologia de projeto de circuito integrado denominada descendente (top-down) baseia-se em sucessivos refinamentos de uma descrição inicial abstrata em descrições mais detalhadas, até a obtenção da descrição física do circuito. Julgue os itens que se seguem, relativos a essa metodologia.

Uma vez que as características físicas do circuito só são determinadas no final do projeto, não é possível verificar a sua funcionalidade antes dessa etapa.

#Questão 33960 - Ciência da Computação, Geral, CESPE / CEBRASPE, 2004, MCT, Tecnologista Pleno 2 (Código B4)

Julgue os itens seguintes, relativos à descrição VHDL apresentada acima.

A entidade “p2” descreve uma porta lógica não-e enquanto a entidade “circ” descreve uma porta lógica xor (ou-exclusivo).

#Questão 33963 - Ciência da Computação, Geral, CESPE / CEBRASPE, 2004, MCT, Tecnologista Pleno 2 (Código B4)

Julgue os itens seguintes, relativos à descrição VHDL apresentada acima.

A entidade “p2” implementa uma primitiva lógica universal, visto que qualquer função lógica pode ser implementada utilizando-se apenas essa entidade.

#Questão 33965 - Ciência da Computação, Geral, CESPE / CEBRASPE, 2004, MCT, Tecnologista Pleno 2 (Código B4)

Julgue os itens seguintes, relativos à descrição VHDL apresentada acima.

Uma arquitetura em VHDL pode conter processos que delimitam zonas de código seqüencial, em que apenas variáveis e comandos seqüenciais podem ser utilizados.

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