111 Q413975
Engenharia Elétrica
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
Para um determinado circuito integrado de sinais mistos (analógico e digital) VLSI, seu plano de teste prescreve de 108 vetores de teste a serem aplicados para teste da parte digital. Para o teste dos blocos analógicos é gasto 3 segundos. Empregase um equipamento de teste com capacidade de aplicação de 50 Mega (50x106) vetores de teste por segundo. O custo operacional do ATE (equipamento automático de teste) é de R$0,02 por segundo de uso. Estima-se que o yeild do processo de fabricação circuito integrado em questão é de 80%. Qual o custo estimado do teste por chip bom?
112 Q413973
Engenharia Elétrica
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
O processo de teste a que um sistema VLSI é submetido após a fabricação tem por objetivo:
113 Q413965
Engenharia Elétrica
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
Na sintaxe da linguagem VerilogAMS, a rotina padrão vpi_chk_error( ) deve retornar uma constante inteira representando um nível de severidade de erro se a chamada anterior a uma rotina VPI (Verilog Procedural Interface) resultou em erro. Considerando as constantes de retorno de erro para a rotina vpi_chk_error( ), a que possui maior severidade é:
114 Q413963
Engenharia Elétrica
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
A partir da tela inicial do software Virutoso Layout Editor, é possível acessar a interface gráfica Dracula DRC (Design Rule Checking). Nesta interface, é possível visualizar erros de DRC e investigar suas causas. Para verificar as regras de DRC a partir da interface gráfica Dracula DRC, deve-se executar o seguinte procedimento:
115 Q413962
Engenharia Elétrica
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
Alguns anéis de pad existentes nas entradas de dispositivos CMOS (Metal-Óxido-Semicondutor Complementar) contêm implementações de Schmitt triggers, cuja histerese eleva o ponto de chaveamento quando o sinal de entrada é baixo e o reduz quando o sinal de entrada é alto. A função desse circuito nessas estruturas é
116 Q413960
Engenharia Elétrica
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
O software Virtuoso Hierarchy Editor permite ao usuário visualizar vários níveis de um único projeto usando uma tabela ou uma vista em árvore. Assinale uma alternativa que NÃO é passível de ser executada pelo Virtuoso Hierarchy:
117 Q413953
Engenharia Elétrica
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
Um mecanismo de falha de inversores CMOS (Metal-Óxido-Semicondutor Complementar) caracteriza-se pela formação de um retificador controlado de silício (SCR) biestável a partir do acoplamento cruzado de transistores “npn” e “pnp” parasitas, desenvolvendo caminhos de baixa resistência entre o dreno e o corpo dos inversores que normalmente são aterrados. É, então, estabelecida uma malha de realimentação que faz circular uma corrente elevada entre o dreno e o corpo, resultando no desligamento da fonte de alimentação ou no derretimento dos terminais de alimentação. Tal mecanismo de falha denominase:
118 Q413948
Engenharia Elétrica
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
Sobre a fabricação de um transistor nMOS (Metal-Óxido-Semicondutor tipo “n”), pode-se afirmar que a seguinte etapa desse processo é dita auto-alinhada:
119 Q413947
Engenharia Elétrica
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
Cada fio de um par de interconexões de 1 mm tem distribuição linear de capacitância de 2,5 fF/μm em relação ao plano de terra representado pelo substrato e 2,5 fF/μm em relação ao fio adjacente. Cada interconexão é ligada a um inversor CMOS com resistência de 20 kΩ. Pode-se afirmar que os retardos de contaminação e de propagação ao longo do caminho das interconexões serão, respectivamente, iguais a: (despreze a capacitância parasita do inversor CMOS e a resistência dos fios)
120 Q413905
Engenharia Elétrica
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
Um transistor de potência, para o qual a temperatura máxima da junção TJmáx = 150 ºC, é capaz de dissipar 50 W à temperatura de 50 ºC. Considerando que o transistor foi conectado a um dissipador de calor usando uma arruela com resistência térmica igual a 0,5 ºC/W, a temperatura no dissipador necessária para assegurar a operação segura a 30 W e o comprimento do dissipador são, respectivamente, iguais a: (considere a resistência térmica do ar ambiente em repouso igual a 4 °C/W e a temperatura ambiente igual a 15 °C)