141 Q408380
Engenharia de Telecomunicações
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
Sobre cobertura de parâmetros de projeto em RTL parametrizável no nível mais alto, é correto afirmar.
142 Q408378
Engenharia de Telecomunicações
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
I. Em verificação de caixa preta (“black-box verification”), a verificação funcional é realizada sem conhecimento da implementação do RTL.

II. Em verificação de caixa branca (“white-box verification”), a verificação funcional é realizada tendo visibilidade completa do projeto digital implementado.

Sobre as afirmações acima, pode-se dizer que:
143 Q408376
Engenharia de Telecomunicações
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
2:10] ##1 c” é equivalente a “a ##1 ((1[*0:$] ##1 b) [*2:10]) ##1 c”
144 Q408375
Engenharia de Telecomunicações
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
Em SystemVerilog 2009, se a expressão amostrada “a” é avaliada como verdadeira nos ciclos 1, 2 e 8; a expressão amostrada “b” é avaliada como verdadeira nos ciclos 9, 10, 11, 12, 13 e 14; a expressão amostrada “c” é avaliada como verdadeira nos ciclos 2, 3 e 8; a expressão “d” é avaliada como verdadeira nos ciclos 3, 4, 5, 6, 10, 11, 12, 13 e 14; e a expressão amostrada “e” é avaliada como verdadeira nos ciclos 4, 5, 6, 12, 13 e 14; em quais ciclos a expressão em SVA “(a ##[1:5] b) and (c ##2 d ##2 e)” será avaliada como verdadeira?
145 Q408373
Engenharia de Telecomunicações
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
Em SystemVerilog 2009, se a expressão não temporal amostrada “a” é avaliada como verdadeira nos ciclos 1, 3, 8, 13 e 14, e a expressão não temporal amostrada “b” é avaliada como verdadeira nos ciclos 1, 2, 3, 4, 5, 6, 8, 9, 10, 11, 12 e 14, em quais ciclos a expressão em SVA “a intersect b” será avaliada como verdadeira?
146 Q408372
Engenharia de Telecomunicações
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
Quais das seguintes chamadas de função não podem aceitar eventos de clock de acordo com o padrão de System Verilog 2009?
147 Q408370
Engenharia de Telecomunicações
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
148 Q408368
Engenharia de Telecomunicações
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

Dado o seguinte código em System Verilog:

wire a = 1'bx;

wire b = 1'bx;

reg c,d;

initial if (a) c = 1'b0; else c = 1'b1;

initial if (b == 1'bx) d = 1'b0; else d = 1'b1;

final $display("c = %b, d = %b", c,d);

Qual a saída do programa acima?

149 Q408366
Engenharia de Telecomunicações
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
Quais das opções abaixo não fazem parte de uma especificação de um “covergroup” em SystemVerilog?
150 Q408364
Engenharia de Telecomunicações
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)
Quais das seguintes estruturas não é parte da linguagem SystemVerilog, de acordo com o padrão IEEE 1800-2009?