Considere um Flip-Flop JK, com clock ativado em borda de de

#Questão 919187 - Engenharia Elétrica, , COSEAC, 2023, UFF, Engenheiro - Área: Elétrica

Considere um Flip-Flop JK, com clock ativado em borda de descida (?) e com duas entradas assíncronasImagem associada para resolução da questão Podemos afirmar que quando: J =0 , K = 0, clock =  Imagem associada para resolução da questão,  a saída Q será :

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