No circuito abaixo, o sinal de entrada R fica em nível ló...

#Questão 759538 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUMARC, 2018, Companhia Energética de Minas Gerais - MG (CEMIG/MG), Engenheiro de Telecomunicações Júnior

No circuito abaixo, o sinal de entrada R fica em nível lógico ‘0’ por 10 ms após a energização do circuito, permanecendo após esse tempo em nível lógico ‘1’. O sinal de entrada C, inicialmente em nível lógico ‘0’, troca de valor a cada 50 ms. Decorridos 480 ms após a energização do circuito, o estado lógico do conjunto das saídas Q2, Q1 e Q0, nessa ordem, é:

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