Na simulação, o Verilog AMS gera um evento chamado: fina...

#Questão 442150 - Engenharia Mecatrônica, Geral, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Na simulação, o Verilog AMS gera um evento chamado: “final_step event”. Em relação a esse evento, é correto afirmar que

A) ele pode ser redefinido para atender as nossas necessidades.

B) ele não pode ser redefinido.

C) não pode ser usado para imprimir resultados.

D) não é o último passo da análise.

E) o Verilog AMS não gera esse evento.

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